NEC、台湾ファラデー社に設計ツールを提供しFPGA設計工数を1/6に削減

2017年01月19日 11時10分

Source: NEC Corporation

低遅延・低レイテンシな回路を合成

東京, 2017年01月19日 - (JCN Newswire) - NECは、台湾の大手ファブレスICベンダであるFaraday Technology Corporation（本社：台湾・新竹市、以下ファラデー社）に、C言語からASIC/FPGA（注1）回路を合成可能な設計ツール「CyberWorkBench(R)（サイバーワークベンチ）」を提供しました。
なお、ファラデー社への本製品の販売は、販売パートナーであるAvant Technology Inc.（本社：台湾・新竹市）が行いました。

ファラデー社は通信制御用FPGAの設計ツールとして本製品を活用し、低遅延・低レイテンシな回路の合成を実現すると共に、従来の人手による回路への変換に比べて設計工数を1/6に削減しました。今回のFPGAは通信制御用ASICのプロトタイプ品として設計したものであり、今後、本製品の活用範囲をASICに拡大する予定です。

NECは社会ソリューション事業に注力しており、今回のファラデー社への提供実績を活かし、今後もLSIを設計する様々な製造業に本製品を拡販することで、企業の競争力強化に貢献していきます。

CyberWorkBenchについて

CyberWorkBenchは、C言語で記述したLSIの機能を必要な回路規模（面積）・動作性能の条件を満たす回路に自動変換することで設計期間の短縮を実現する高位合成・動作検証ツール群です。人工衛星や通信機器、基幹系サーバなど高い信頼性が求められる機器の制御LSI設計ツールとして利用実績を有しており、2006年の販売開始から現在まで国内外の製造業100社以上に導入されています。

CyberWorkBenchの特長とファラデー社での導入効果

1.RTL設計でも難しい低遅延・低レイテンシな回路の合成を実現
通信の物理層には、低遅延（高周波数）・低レイテンシ（短い動作サイクル数）な回路が要求されます。誤り訂正などを含む複雑な機能から、これら二つの厳しい制約を満たす回路を合成するのは経験豊富なRTL（注2）設計者にとっても容易ではありません。
本製品は、C言語で記述した機能から低遅延・低レイテンシな回路を合成する様々な合成オプションを用意しています。これらを利用することで、高性能な通信機器の物理層における低遅延・低レイテンシの仕様を満たす回路を合成できました。

2.C言語で記述した機能から回路を誤りなく短期間に生成
設計の初期段階では、回路で実現したい機能をC言語で記述します。低レイテンシな回路を設計する場合、C言語で記述した機能について高性能処理を実現する内容への変更が必要となります。従来の人手によるRTL設計では、こうした変更があると多大な修正作業が必要な上、誤りの混入防止が困難でした。
本製品を利用することで、C言語で記述した機能の変更内容を自動的に回路に反映できるため、設計工数を従来の1/6に削減することや誤りの混入防止を実現しました。

NECグループは、安全・安心・効率・公平という社会価値を創造する「社会ソリューション事業」をグローバルに推進しています。当社は、先進ICTや知見を融合し、人々がより明るく豊かに生きる、効率的で洗練された社会を実現していきます。

(注1)ASIC（Application Specific Integrated Circuit）: 特定用途向け集積回路。
FPGA（Field Programmable Gate Array）: 内部の回路構成を書き換えることができるLSIのこと。
(注2)RTL（Register Transfer Level）: 集積回路設計において同期デジタル回路を記述する手法の一種。

CyberWorkBenchについて

URL: http://jpn.nec.com/cyberworkbench/

本リリースの詳細は下記URLをご参照ください。
http://jpn.nec.com/press/201701/20170119_01.html

概要：日本電気株式会社（NEC)

詳細は www.nec.co.jp をご覧ください。

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