日立、実社会の複雑な問題の高速処理を実現し、問題規模に応じてスケーラブルに構成可能な世界最大規模のCMOSアニーリングマシンを開発

2018年06月15日 10時00分

Source: Hitachi, Ltd.

2018年8月よりパートナー向けにクラウドサービスを公開

東京, 2018年06月15日 - (JCN Newswire) - 株式会社日立製作所(執行役社長兼CEO:東原敏昭／以下、日立)は、都市における交通渋滞の解消やグローバルサプライチェーンにおける物流コスト低減などをはじめとする、実社会の複雑な問題を高速に解くために、問題規模に応じてスケーラブルに構成可能なCMOSアニーリングマシン*1を開発しました。今回開発したCMOSアニーリングマシンは、CMOSアニーリングチップ(FPGA)を25枚接続することにより世界最大規模の102,400パラメータの問題に対応でき、従来、拡張が制限されていたアニーリングマシンの性能を、複数チップの接続技術で拡張できることを実証しました。2018年8月より、本マシンを、最適化問題を課題としているパートナー向けにクラウドサービスとして公開し、CMOSアニーリングマシンを活用したソリューション協創に取り組んでいきます。

これまで日立は、デジタル化により大規模・複雑化している社会課題の解決に向けて、膨大な計算量が必要な「組合せ最適化問題」を実用的な時間内で処理することができるコンピュータの開発に取り組んできました。具体的には、イジングモデルの動作を半導体のCMOS回路で擬似的に再現した新型コンピュータの開発を進めています。2015年2月には、20,480パラメータに対応した専用チップの試作に成功し*2、2016年11月にはFPGA*3と呼ばれる集積回路を用いた試作機により、計算規模を向上する技術を開発しています*4。しかし、社会課題が複雑化していく中で解くべき問題の規模が増加しており、従来のCMOSアニーリングマシンの規模では実社会の問題に適用するには限界がありました。このため、対応する計算機のさらなる大規模化が求められていますが、増加してゆく問題規模に応じてその都度対応するチップを設計することは開発期間やコストの面から困難であるため、スケーラブルに大規模化できることが求められていました。

そこで日立はCMOSアニーリングチップ同士を相互に接続し、解くべき問題規模に応じてスケーラブルに構成可能なCMOSアニーリングマシンを開発しました。チップ間の接続を実現するには、高速に変化するパラメータの値を隣接チップに送受信する必要があるため、特に多数のチップを接続する際に通信量が急増しないことが求められます。一方、各チップにおいてはチップ境界部分にあたるパラメータのみを送受信する局所的な通信で十分なことに着目し、隣接するチップ同士でパラメータの値を絶えず送受信させる部分結合型を適用することで、全体として一体の大規模なコンピュータとして動作させました。この構成では、全結合型と比べて接続枚数が増えた場合でも1チップあたりの通信量は増加しないため、省電力かつ低コストでスケーラブルに大規模化することが可能です。今回、チップ25枚を接続したCMOSアニーリングマシンを用いて、都市における交通渋滞の軽減に向けた最短経路探索と並行して、混雑位置を避けるための車両の経路制御のシミュレーションを行ったところ、従来*5の25倍の面積に相当する約5km四方のエリアにおいて1台あたりの最短経路探索を数ミリ秒*6の速度で処理可能であることを確認しました。

今後、スケーラブルに大規模化可能なメリットを活かしてCMOSアニーリングマシンを実社会の課題解決に適用していきます。今回開発したCMOSアニーリングマシンを2018年8月より一般企業や大学、研究機関などのパートナー向けにクラウドサービスとして公開し、ソリューションの協創を図り、社会課題解決に向けた早期実用化をめざします。

本リリースの詳細は下記URLをご参照ください。
http://www.hitachi.co.jp/New/cnews/month/2018/06/0615.html

概要：日立製作所

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Source: Hitachi, Ltd.
セクター: エレクトロニクス, Enterprise IT